3D-IC 设计流程更简单！3D-IC 平台导入生成式 AI，实现共同优化

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为满足未来高效能运算需求，3D-IC 堆叠与小晶片异质整合方案成为延续摩尔定律的主要解决方案，许多厂商也对这项技术跃跃欲试。对此，电子设计自动化（EDA）工具与半导体 IP 供应商益华电脑（Cadence）领先业界推出全新“Integrity 3D-IC平台”，帮助客户在 3D-IC 设计流程更容易。

“我们的目标是让 3D-IC 变得非常简单。”Cadence Sr. Software Architect 资深处长赵佑锡表示，许多客户其实对 3D-IC 很感兴趣，但有两大考量成为阻碍，一是成本，二是不知从何下手。

▲ Cadence Sr. Software Architect 资深处长赵佑锡。（Source：Cadence）

赵佑锡指出，3D-IC 成功的关键是“并行设计”，设计流程需要不同领域技能及跨团队合作，像封装（packaging）、设计划分（partitioning）、设计实现（implementation）、晶片实现和分析（analysis）都由不同部门执行，因此优化跨工具才能使流程更有效率。换言之，必须克服跨流程、跨越工具，实现共同优化等重重阻碍，才能解决 3D-IC 的设计挑战。

3D-IC 设计挑战 1：缺标准化设计流程，只能仰赖工程师经验

传统作业流程是初期团队完成现阶段工作后，再交给下一棒团队处理，当出现问题时都“硬着头皮解决”，若前期设计不够完善，后续可能为解决问题而牺牲掉晶片性能。

赵佑锡表示，目前部分大公司已制造出 3D-IC，显示这项技术确实可行，但仍面临缺乏标准化设计流程，一切必须依靠工程师经验，也导致产生“大公司才有资源实现这些晶片”的思维。“我们的任务是让 3D-IC 设计及流程变更容易，尤其是对小公司而言。若小公司接受代工厂提供的 3D-IC 制程考量，设计就可交由 Cadence 解决”。

赵佑锡指出，Cadence Integrity 3D-IC 平台将所有需求整合到统一平台中，涵盖晶片、基板、封装、电路板及与系统设计等架构阶段，及晶片实现相关的封装、设计划分、设计实现和分析流程。

同时，Integrity 3D-IC 平台也是业界唯一满足所有最新台积电 3DFabric 认证的完整解决方案，“目前只有 Cadence 有这个能力”，公司需要确保所有客户都可以使用 3D-IC 设计方法。此外，在 Cadence 解决方案中，从Cerebrus AI到 Integrity 3D-IC 环境中，全赋予异质整合技术能力，不管同质、异质都考量到支援这样的需求。

3D-IC 设计挑战 2：流程涵盖范围广，哪个因素该优先考量？

除了流程上须跨团队合作外，3D-IC 设计本身也相当困难，尤其是流程的涵盖范围。成功 3D-IC 设计需要工具包括全客制化和数位化对晶片/基板/封装/电路板、设计划分与设计实现，并针对时序、压降、热、机械、封装以及效能、功耗与面积（PPA）进行系统级实现和分析。

然而，IC 设计人员往往会遇到两个问题：先从哪个设计环节下手？该先权衡（Trade-off）哪项因素？

赵佑锡解释，在第一个挑战中，IC 设计人员必须一次考量到功能模组在晶片上该如何配置、各个位置的电压需要多少、凸块（bump）如何规画排列、记忆体该放置在何处，“哪个要先当首要考量？谁是第一棒？很难协调清楚”。

第二个挑战是设计人员面临许多权衡问题，例如期望热分析表现好，但设计摆放上就会伤害到压降（IR）；又或者，想增加堆叠数，但又影响硅晶片尺寸，牺牲掉良率、光罩价格和成本。

一旦这些权衡、客户问题点全都整合进设计时，就会耗费许多时间在工程师、团队、客户间来回修正，因此“导入 AI，实现共同优化”才是解决这些难题的途径。

AI 实现共同优化，加速设计流程

赵佑锡表示，Cadence 已使用 Cerebrus AI 驱动设计优化技术，将生成式 AI 功能整合进 Integrity 3D-IC 中；透过生成式 AI 和增强型机器学习，提供多参数、多目标的 AI 优化方案。

▲ Cadence Integrity 3D-IC 可透过生成式 AI 和增强型机器学习，提供多参数、多目标的 AI 优化方案。（Source：Cadence）

Integrity 3D-IC 将系统级规格转化成硬件描述语言的架构，经验上以凸块规划作为突破口，纳入客户需求，透过 AI 自动产生各种凸块排列组合，作为引导设计划分、模组布局，之后 AI 持续生成最佳解，包括提供早期的压降和热分析，并一次性共同优化，同时以赏罚机制加强 AI 学习，再选择最佳衡权的多种解决方案，满足 3D-IC 设计目标。

赵佑锡解释，这有助于减少修改架构来回或重新设计的时间，生产力（Productivity）至少增加 10~20 倍，“以往架构完成需要 7~8 个月，但导入 AI 后可以将时间缩减至 2 个月以内，加强工程师的生产力”。客户只需填写一个表格或表单，就能让 AI 自动生成出多种不同的晶片架构设计。

与晶圆代工厂合作，加速流程标准化

为使 3D-IC 成功，EDA 供应商与代工厂密切合作至关重要。当代工厂和 3D-IC 成本下降，客户才有机会接受这些解决方案，如果制程或 3D-IC成本过高，客户无法制造 3D-IC 晶片，采用也将受限。

除了同一制程节点内晶片的同质 3D 整合外，异质 3D 整合还要求工具和流程能对一个节点与另一个节点的不同物理属性进行建模和分析，加剧 EDA 设计实现和系统分析挑战。对此，Cadence 与领先晶圆厂合作，定义晶片设计人员可使用的 3D-IC 方法，包括建立标准资料交换格式，让业界彼此间互相交换，以及可重复使用、在 3D-IC 晶片之间使用的分析模型。

赵佑锡指出，Cadence 在生成式 AI 的研究发展及应用，获得实质性大跃进，而结合 Cerebrus AI 和 Integrity 3D-IC 工具，也是 Cadence 产品的独特优势。

目前 Integrity 3D-IC 平台为已将设计领域/学科中Cadence系统规划、晶片和封装实现以及系统级分析整合在单一平台的整合解决方案，解决客户经常面临的 3D-IC 设计挑战，实现创新设计。

（首图来源：Shutterstock）

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